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module vio_0 (
clk,

probe_out0
);

input clk;

output [31 : 0] probe_out0;


wire [16:0] sl_oport0;
wire [36:0] sl_iport0;

vio_v3_0_19_vio #(
.C_XLNX_HW_PROBE_INFO("DEFAULT"),
.C_XDEVICEFAMILY("artix7"),
.C_CORE_TYPE(2),
.C_CORE_INFO1(0),
.C_CORE_INFO2(0),
.C_NUM_PROBE_IN(0),
.C_EN_PROBE_IN_ACTIVITY(0),
.C_NUM_PROBE_OUT(1),
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.C_BUILD_REVISION(0),
.C_CORE_MAJOR_VER(2),
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.C_CORE_MINOR_ALPHA_VER(97),
.C_XSDB_SLAVE_TYPE(33),
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